回环模式是transceiver数据通路的专门配置，其中数据流被折返到源头。通常情况下，传输一个特定的数据流，然后进行比较以检查错误。
原创
2021-11-08 15:49:36
1041阅读
CPLLPD端口直接影响CHANNEL PLL，而QPLLPD端口直接影响QUAD PLL。
原创
2022-01-11 13:55:57
304阅读
Transceiver的时钟，名称多，关系复杂，让初次接触它的工程师，苦不堪言。
原创
2021-10-16 17:24:56
864阅读
CPLLPD端口直接影响CHANNEL PLL，而QPLLPD端口直接影响QUAD PLL。
原创
2021-11-01 14:38:42
147阅读
回环模式是transceiver数据通路的专门配置，其中数据流被折返到源头。通常情况下，传输一个特定的数据流，然后进行比较以检查错误。
原创
2022-01-11 13:54:13
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Transceiver的时钟，名称多，关系复杂，让初次接触它的工程师，苦不堪言。
原创
2022-01-23 10:42:55
478阅读
对于7系列的FPGA，共有3个系列，每个系列都有各自的高速收发器，称为吉比特收发器，即Gigabit Transceiver，简称为GT。
原创
2022-01-23 10:44:45
237阅读
对于7系列的FPGA，共有3个系列，每个系列都有各自的高速收发器，称为吉比特收发器，即Gigabit Transceiver，简称为GT。
原创
2021-10-11 14:20:18
918阅读
动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。
原创
2022-01-11 13:53:54
1125阅读
动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。
原创
2021-11-08 14:55:55
569阅读
GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。为了传输数据，XCLK速率必须与TXUSRCLK速率相匹配，并且必须解决两个域之间的所有相位差。
原创
2022-01-23 11:14:05
561阅读
GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。为了传输数据，XCLK速率必须与TXUSRCLK速率相匹配，并且必须解决两个域之间的所有相位差。
原创
2021-11-08 14:55:35
608阅读
部分代码得修改下 rollback方法必须传入参数 transactionStatus ，如果用SelfTransactionMananger单实例中的属性transactionStatus，在多线程中会出现线程不安全的情况。ArrayList 线程不安全，elementData[size++] = e是先赋值再size+1,多线程运行到赋值还没+1时,size位
# 实现“transceiver芯片架构”教程
## 1. 整体流程
首先，让我们来看一下整个实现“transceiver芯片架构”的流程，可以用以下表格展示步骤：
| 步骤 | 描述 |
| --- | --- |
| 1 | 初始化程序 |
| 2 | 配置transceiver芯片 |
| 3 | 开始数据传输 |
| 4 | 处理数据 |
| 5 | 结束数据传输 |
```mer
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2024-07-05 03:52:35
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本文主要以普及CAN通信基本原理为目的，如有从事相关领域或者有意从事车载嵌入式开发的读友们欢迎留言探讨。图1 CAN通信组件图Can Transceiver Hardware主要功能CAN收发器(CAN Transceiver Hardware)是一种硬件设备，可将CAN总线上使用的信号电平调整为微控制器识别的逻辑（数字）信号电平。此外，收发器还能够检测电气故障，例如布线问题，接地偏移或长主导信
原创
2021-11-01 17:20:40
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介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式
原创
2022-01-27 10:55:53
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介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式
原创
2021-10-16 17:23:17
339阅读
QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供，该块控制PMA和PCS块使用的串行和并行时钟的生成。
原创
2021-10-20 09:32:53
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