类是一种可以包含数据和方法(function,task)的类型。 例如一个数据包，可能被定义为一个类，类中可以包含指令、地址、队列ID、时间戳和数据等成员。类的三要素：封装、继承、多态OOP（面向对象编程）术语类(class) : 包含成员变量和成员方法。 对象(object):类在例化后的实例。句柄(handle) :指向对象的指针。原型(prototype) :程序的声明部分，包含程序名、返回
使用场景当需要赋值一个对象，以防止对象的方法修改原始对象的值，或者在一个发生器中保留约束时，可以对对象做拷贝1.使用new操作符赋值new操作符会创建了一个新的对象，并且复制了现有对象的所有变量，但是不会调用已经定义的任何new()函数。class Transaction;
bit[31:0] addr,crc,data[8];
Statistic stas;//指向Statist
问题一：动态类型转换和静态类型转换的区别？$cast:基本语法$case(A,B)实际上是A=B；A表示目的端，B表示源端。（downcasting）类型向下转换$cast 动态类型转换，转换失败会报错。`静态类型转换，转换时报不报错问题二：$cast是function还是task？据语境，仿真器会自动选择执行task或是function，task在不需要返回值时执行，而function在需要返回
SystemVerilog在Verilog的基础上增加了递增操作符++和递减操作符–。使用方法与C语言中一样。递增和递减是阻塞赋值，所以一般都只用在组合逻辑中。// 这两条语句是相同的
i++;
i = i + 1;// 下面这样就是错误的，不能写在时序逻辑中，所以要写成count <= count + 1;
always_ff @ (posedge clock)
if(!resetN)
面对着设计复杂性的日益增加、IC容量的扩大、成本的上升、风险的提高、工程产量的停滞甚至衰退，以及推向市场的速度的减慢，我们整个行业把希望寄托在高级的设计、验证和调试语言上。这些语言是建立在过去的经验和教训上的，并结合了最近的成果，开启了一扇通往创新设计、验证和调试的门。
SystemVerilog就是这样的一种语言，它基于Verilog-2001而建造，吸收了
Semaphore Semaphore是一个SystemVerilog内置类，用于对共享资源的访问控制和基本同步。 信号量就像一个包含键数的桶。使用信号量的进程必须首先从bucket中获取一个键，然后才能继续执行
SystemVerilog-Clocking在SystemVerilog中引入时钟块是为了解决在写testbench时对于特定时序和同步处理的要求而设计的。时钟块是在一个特定的时钟上的一系列同步的信号，它基本上能够将testbench中与时序相关的结构、函数和过程块分开，能够帮助设计人员根据transaction 和 cycle完善testbench，时钟块只能在module、interface或
在verilog中，使用disable声明来从执行流程中的某一点跳转到另一点。特别地，disable声明使执行流程跳转到标注名字的声明组末尾，或者一个任务的末尾。verilog中的disable命令用法有很多，下面是一个简单的例子，解释了disable的作用范围：1 // find first bit set within a range of bits
2 always @* begin
3
SystemVerilog从Verilog继承了任务和函数功能。任务和函数是两种用来定义子程序的方式。如果子程序需要消耗仿真时间，使用任务，否者子程序消耗仿真时间为0，则使用函数。另外，函数可以有返回值，而任务没有。SystemVerilog给任务和函数增加了新的语义特性. 这些新的特性对高级抽象建模非常重要：静态和自动作用域 参数传递 线程 参数化函数 静态和自动作用域Verilog中变量的作用
2.1内建数据类型logic类型变量只能有一个驱动，当信号有两个驱动比如inout信号必须定义为wire类型变量。常用数据类型：bit（常用） 四状态：integer（32位有符号），time（64位无符号） $
数组类型动态数组队列关联数组 动态数组 与之前的定长数组相比，SV还提供了可以重新确定大小的动态数组。 动态数组在声明时需要使用[ ]，这表示不会在编译时为其制定尺寸，而是在仿真运行时来确定。int d
学习文本值和基本数据类型的笔记。1.常量（Literal Value）1.1.整型常量例如：8‘b0 32'd0 '0 '1 'x 'z省略位宽则意味着全位宽都被赋值。例如： wire [7:0] sig1;
assign sig1 = '1; //sig1 = 8'b11111111 1.2.实型常量支持小数或者科学型表示，例如：3.14 2.0e3 real a
文章目录一、交叉覆盖率1、基本的交叉覆盖率的例子2、对交叉覆盖仓进行标号3、排除掉部分交叉覆盖仓4、从总体覆盖率的度量中排除掉部分覆盖率5、从多个值域中合并数据6、交叉覆盖的替代方式二、通用的覆盖组1、通过数值传递覆盖组参数2、通过引用传递覆盖组参数三、覆盖选项1、单个实例的覆盖率2、覆盖组的注释3、覆盖阈值4、打印空仓5、覆盖率目标四、覆盖率数据的分析五、在仿真过程中进行覆盖率统计 一、交叉覆
SystemVerilog标准（SV-2009）发布距今已近十余年，在验证领域已经大放异彩，但是在设计领域（尤其FPGA领域）使用的还是比较少，虽然市场上已经发布了几本相关书籍，但是在使用上或者学习上还是有点缺陷的，这篇文章是SystemVerilog建模及仿真系列教程的第一篇，先去了解一下Verilog和SystemVerilog发展简史，从中很容易得出FPGA设计是否需要学习SystemVer
在SystemVerilog中，用来触发事件时，使用->用来等待事件使用@或者wait。那么@和wait有什么区别呢？首先总结区别：事件阻塞@/wait()和事件触发->同时发生时，wait()阻塞可以正常等到事件触发，而@阻塞与事件触发产生竞争，有可能等到也有可能等不到触发而一直阻塞。 Ve
在Testbench中很可能需要文件的读写操作，在可综合的设计中也可能会用到文件写入。SystemVerilog/Verilog提供的文件写入读取方法并不多，主要有两类。第一类是writememb/writememh/readmemb/readmemh，第二类是$fscanf/$fwrite。第一类用法简单，但是功能弱，文件读取也不支持多维数组；第二类用法复杂一点，功能相对强大，配合循环语句可以处
学习文本值和基本数据类型的笔记。1.常量（Literal Value）1.1.整型常量例如：8‘b0 32'd0 '0 '1 'x 'z省略位宽则意味着全位宽都被赋值。例如：wire [7:0] sig1;
assign sig1 = '1; //sig1 = 8'b111111111.2.实型常量支持小数或者科学型表示，例如：3.14 2.0e3real a = 3.14
1 类型转换 类有三个要素：封装，继承，多态概述类型转换可以分为静态转换和动态转换静态转换即需要在转换的表达式前加上单引号即可，该方式并不会对转换值做检查。如果发生转换失败，我们也无从得知 eg int'(4.0)动态转换即需要使用系统函数$cast(tgt, src)做转换静态转换和动态转换均需要操作符号或者系统函数介入，统成为显式转换不需要进行转换的一些操作，我们称为隐式转
SystemVerilog学习之路（5）— 结构体、枚举类型和字符串一、前言在SystemVerilog中可以和C语言一样使用typedef来创建新的类型，这样通过和结构体的配合便可以自定义我们想要的数据类型了。二、结构体类型在SystemVerilog中可以使用struct创建结构体，不过struct的功能少，它只是一个数据的集合，其通常的使用方式是将若干相关的变量组合到一个struct结构定义
program在组合逻辑中，同一个信号由于不同路径的延迟不同，到达电路某一汇合点的时间会有先后，就会产生竞争，从而产生一个尖峰脉冲。systemverilog为了避免竞争的问题，引入program，所有与设计相关的线程在module内执行，所有与验证有关的线程在program内执行。program内所有的元素都是在reactive region内执行，而module内的非堵塞赋值在active r
