本篇文章介绍时序逻辑的设计，以设计一个计数器来讲解时序逻辑，同时扩展verilog语法知识一、时序逻辑 时序逻辑是Verilog HDL 设计中另一类重要应用。从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。 从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生变化。 1、在描述时序电路的always块中的re
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2024-07-16 13:17:18
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上一节。我们已经把USB2.0的同步读写都调试通过，包括使用CHIPSCOP抓取波形，但是USB2.0的功能绝不是仅仅这些，但是基于本次项目我们只需要这些。那么下来就是我们要讲解一下几乎每一个大项目都要用到的DDR。 具体关于DDR的一些基础知识，大家自行补习。话不多说。开始吧。第一步：创建D
时序约束实例详解 本篇博客结合之前的内容，然后实打实的做一个约束实例，通过本实例读者应该会实用timequest去分析相关的实例。本实例以VGA实验为基础，介绍如何去做时序约束。 首先VGA这种情况属于供源时钟情况，不明白供源时钟的可以参看之前博客讲解。首先查看ADV7123的数据手册，查看其时序图。如下图所示，是建立时间和保持时间要求。 下图是时序图，可见t1
常用约束语句说明关于Fmax 上述是实现Fmax的计算公式，clock skew delay的计算如下图， 就是两个时钟的差值。到头来，影响Fmax的值的大小就是组合逻辑，而Fmax是针对最差劲的节点给出的最高频率，而且Tsu会影响Fmax的大小。那么提高Fmax可以通过两种方法解决：(1)将两个时序逻辑之间的大组合逻辑分为两个小的逻辑，
时序性能是 FPGA 设计最重要的指标之一。造成时序性能差的根本原因有很多，但其直接原因可分为三类： 布局较差、逻辑级数过多以及信号扇出过高。下面通过时序分析实例来定位原因并给出相应的解决方案。1．布局太差及解决方案 相应的解决方案有 ： 1) 在 ISE 布局工具中调整布局的努力程度 (effort level) ； 2) 利用布局布线工具的特别努力程度 (extra effort) 或 MPP
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2022-12-23 07:47:11
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时序约束目的：一、 提高设计的工作频率二、获得正确的时序分析报告（STA：静态时序分析）常用的时序概念
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2022-11-01 15:10:56
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1.简介IP分组包含明文形式的数据。这就是说，任何人只要监视经过的IP分组，就可以访问这些分组，阅读分组内容，甚至修改分组。因此，可以直接用IP分组保护自身。如果能够用IP分组保护自身，则不必依赖与高级安全机制，而把高级安全机制作为额外的安全措施。这样，这个模式具有两级安全性：首先在IP分组层自身中提供安全性；其次，根据需求，进一步实现高级安全机制。如下图所示： IPSec的总体思想是在传输过程中
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原创
2023-01-13 00:40:13
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基于lattice的SDI IP核的调用基于lattice的SDI IP核的调用IP核配置IP核调用 基于lattice的SDI IP核的调用来公司实习，第一个接触的FPGA芯片就是lattice家的，和Xilinx的IP核相比，lattice的IP核配置起来更简单，当然了，lattice的功能核Xilinx相比就没有那么强大了。IP核配置1.点开箭头所示图标，进入IP核列表界面2.列表中如果有
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2024-07-13 05:13:57
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一、了解SEM 很多人对SEM这个词语比较陌生，对于SEM的所做的工作也皆然不知，下面我就给大家讲解下，何为SEM以及如何做SEM。 SEM全称Search Engine Marketing，汉译为搜索引擎优化。搜索引擎优化是一种利用搜索引擎的搜索规则来提高网站对应关键词在搜索引擎搜索结果页面的自然排名的一种技术。搜索引擎优化可以提高网站的访问量与点击率，从而起到一种营销的作用。二、SEM的
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2024-06-09 00:38:03
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简单总结ISE中RAM的ip核配置过程以及相关的端口。分类ram分为分布式ram（distributed ram）以及块ram（block ram） 前者是自己用寄存器搭建的，这里理解可以转至Vivado使用技巧（27）：RAM编写技巧 简单理解块ram就是自己用寄存器写出来的储存单元，仅仅用于储存比较少量的数据。优点是dram不需要时钟线来控制，可以直接用组合逻辑进行控制。bram是fpga中定
时序分析是形式化验证在FPGA领域中的一个非常好的应用典范，它和功能仿真环节一起，并称为FPGA基本开发流程中的验证双雄。对于大部分FPGA项目的开发来说，只要能够保证FPGA设计通过这两个环节的验证，那么项目成功的可能性就非常之大。
原创
2022-04-12 14:22:27
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时序分析是形式化验证在FPGA领域中的一个非常好的应用典范，它和功能仿真环节一起，并称为FPGA基本开发流程中的验证双雄。对于大部分FPGA项目的开发来说，只要能够保证FPGA设计通过这两个环节的验证，那么项目成功的可能性就非常之大。
原创
2021-08-20 11:06:41
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SpringMVC请求流程图： SpringMVC源码时序图MVC初始化部分：org.springframework.web.servlet.HttpServletBean#initorg.springframework.web.servlet.FrameworkServlet#initWebApplicationContextorg.springframewor
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2023-06-28 08:46:14
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目录案例引入：时序约束场景亚稳态的产生声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。案例引入：何为建立时间和保持时间？对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情况是在上升沿到来之前的一...
原创
2021-08-20 16:08:56
204阅读
FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。我们的设计需要和其他的devices进行数据的交互，其他的devices可能是FPGA外部的芯片，可能是FPGA内部的硬核
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原创
2022-12-07 17:08:55
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原创
2022-04-14 14:58:58
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1 FPGA设计过程中所遇到的路径有输入到触发器，触发器到触发器，触发器到输出，例如以下图所看到的： 这些路径与输入延时输出延时，建立和保持时序有关。 2. 应用背景 静态时序分析简称STA，它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构，计算并检查电路中每个DFF（触发器
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2016-02-06 10:27:00
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任何硬件想要工作正常，均需满足建立和保持时间，至于这个概念不再陈述。下面将重点介绍两个概念：建立余量和保持余量。FPGA内部进行时序分析无非就是计算这两个余量，为正，则时序满足要求，否则不满足。FPGA在与外部器件打交道时，端口如果为输入则与input delay约束相关，如果最为输出则output delay,这两种约束的值究竟是什么涵义，在下文中我也会重点刨析，但是前提是需要理解图1和图2建立
一. 时序图 (Sequence Diagram)时序图 : 显示对象之间的关系, 强调对象之间消息的时间顺序, 显示对象之间的交互;时序图是一个二维图，横轴表示对象，纵轴表示时间，消息在各对象之间横向传递，依照时间顺序纵向排列。1.时序图的概念 时序图定义 : 描述了对象之间传递消息的时间顺序, 用来表示用例中的行为顺序, 是强调消息时间顺序的交互图; 时序图描述的事物: 时序图描述系统中类和类
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2023-12-12 10:53:12
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