1.算法仿真效果
本系统进行了两个平台的开发，分别是：
Vivado2019.2
Quartusii18.0+ModelSim-Altera 6.6d Starter Edition
其中Vivado2019.2仿真结果如下：
Quartusii18.0+ModelSim-Altera 6.6d Starter Edition的测试结果如下：
2.算法涉及理论知识概要 QPSK是一种数字调制方式，它将两个二进制比特映射到一个符号上，使得每个符号代表四种可能的相位状态。因此，QPSK调制解调系统可以实现更高的传输速率和更高的频谱效率。基于FPGA的QPSK调制解调系统通常由以下几个模块组成：
数据生成模块：生成要传输的二进制数据流。 QPSK调制模块：将二进制数据流转换为符号序列，并将每个符号映射到特定的相位状态。 QPSK解调模块：将接收到的符号序列解调为二进制数据流。 下面将详细介绍每个模块的原理和实现方法。
QPSK调制模块
QPSK调制模块将二进制数据流转换为符号序列，并将每个符号映射到特定的相位状态。QPSK调制使用四个相位状态，分别为0度、90度、180度和270度。在QPSK调制中，每个符号代表两个比特，因此，输入二进制数据流的速率必须是符号速率的两倍。
QPSK调制模块通常使用带有正弦和余弦输出的正交调制器（I/Q调制器）来实现。在I/Q调制器中，输入信号被分成两路，一路被称为“正交（I）路”，另一路被称为“正交（Q）路”。每个输入符号被映射到一个特定的正交信号，然后通过合成器将两个信号相加，形成QPSK调制信号。
QPSK解调模块
QPSK解调模块将接收到的符号序列解调为二进制数据流。解调模块使用相干解调器来实现，相干解调器可以将接收到的信号分解成两个正交分量，然后将它们与本地正交信号相乘，得到原始的QPSK符号。解调器的输出是一个复数，需要进行幅值解调和相位解调才能得到原始的二进制数据流。
基于FPGA的QPSK调制解调系统的开发过程。
首先需要选择适合的FPGA平台和开发工具。常用的FPGA平台有Xilinx和Altera，开发工具包括Vivado，以及Altera Quartus。选择FPGA平台和开发工具需要考虑系统的要求和开发人员的经验。
系统设计
系统设计包括确定系统的功能、模块划分和接口设计。在QPSK调制解调系统中，需要确定每个模块的功能和接口，并确定数据流的方向和速率。在设计过程中，需要考虑系统的性能、资源占用和延迟等因素。
模块实现是基于FPGA的QPSK调制解调系统开发的核心部分。在模块实现过程中，需要使用硬件描述语言（HDL）编写代码，并使用仿真工具进行验证。常用的HDL语言有VHDL和Verilog，仿真工具包括ModelSim和ISE Simulator。
基于FPGA的QPSK调制解调系统是一种高效、可靠的数字通信系统。通过使用FPGA平台和硬件描述语言，可以实现高性能、低延迟、低功耗的QPSK调制解调系统。在开发过程中，需要考虑系统的功能、性能、资源占用和延迟等因素。通过系统测试，可以确保系统的正确性和可靠性。
3.Verilog核心程序
//
// Company:
// Engineer:
//
// Create Date: 2023/05/03 05:57:40
// Design Name:
// Module Name: TQPSK
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module TQPSK(
input i_clk,
input i_rst,
input i_Ibits,
input i_Qbits,
output signed[15:0]o_Ifir,
output signed[15:0]o_Qfir,
output signed[15:0]o_cos,
output signed[15:0]o_sin,
output reg signed[31:0]o_modc,
output reg signed[31:0]o_mods,
output signed[31:0]o_mod
);
wire signed[1:0] w_Inz=(i_Ibits == 1'b1)?2'b01:2'b11;
wire signed[1:0] w_Qnz=(i_Qbits == 1'b1)?2'b01:2'b11;
//成型滤波
fiter uut1(
.i_clk (i_clk),
.i_rst (i_rst),
.i_din (w_Inz),
.o_dout (o_Ifir)
);
fiter uut2(
.i_clk (i_clk),
.i_rst (i_rst),
.i_din (w_Qnz),
.o_dout (o_Qfir)
);
//DDS
wire [9:0]mcos;
wire [9:0]msin;
NCO_Trans NCO_Trans_u(
.i_clk (i_clk),
.i_rst (i_rst),
.i_K (10'd512),
.o_cos (mcos),
.o_sin (msin)
);
assign o_cos={mcos,6'd0};
assign o_sin={msin,6'd0};
//调制QPSK
always @(posedge i_clk or posedge i_rst)
begin
if(i_rst)
begin
o_modc <= 32'd0;
o_mods <= 32'd0;
end
else begin
o_modc <= $signed(o_Ifir)*$signed(o_cos);
o_mods <= $signed(o_Qfir)*$signed(o_sin);
end
end
assign o_mod=o_modc+o_mods;
endmodule
```
