SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证
许多书籍都是介绍systenverilog语言的语法知识的，文章中很少内容讲解怎么将程序编译并且运行的。 本文介绍在windows环境下，systemverilog利用gcc和modelsim进行编译，并且运行仿真结果，gcc(MinGW)的安装或可能遇到的问题参见本文附录，并且介绍了systemverilog与C语言、C++以及verilog语言之间相互调用。本文没有讲语法知识，用例子来阐述怎么
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