IC前端设计（逻辑设计）和后端设计（物理设计）的区分：以设计是否与工艺有关来区分二者；从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

前端设计的流程及使用的EDA工具如下：

1、架构的设计与验证：按照要求，对整体的设计划分模块。

Synopsys公司的CoCentric软件，它是基于System C的仿真工具。

2、HDL设计输入：设计输入方法有：HDL语言（Verilog或VHDL）输入、电路图输入、状态转移图输入。

Active-HDL，而RTL分析检查工具有Synopsys的LEDA。

3、前仿真工具（功能仿真）：初步验证设计是否满足规格要求。

Synopsys的VCS，Mentor的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。

4、逻辑综合：将HDL语言转换成门级网表Netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标

   准；逻辑综合需要指定基于的库，使用不同的综合库，在时序和面积上会有差异。逻辑综合之前的仿真为前仿真，之后的仿真为后仿真。

Synopsys的Design Compiler，Cadence的 PKS，Synplicity的Synplify等。

5、静态时序分析工具（STA）：在时序上，检查电路的建立时间（Setup time）和保持时间（Hold time）是否有违例（Violation）。

Synopsys的Prime Time。

6、形式验证工具：在功能上，对综合后的网表进行验证。常用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参

   考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

Synopsys的Formality