文章目录
- 一、相关概念
- 二、D触发器
- 1.设计D触发器
- 2.仿真波形图
- 3.调用D触发器并仿真
- 四、总结
- 参考链接
一、相关概念
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。
对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等等。
功能表
时序图
二、D触发器
1.设计D触发器
①创建工程File->New Project Wizard
②设置工程的存储位置和项目名称
③选择目标芯片：cycloneIVE系列的EP4CE115F29C7
④新建原理图文件，File->New->Design Files->Block block diagram/schematic File
⑤选择元器件：4 个 nand2 与非门，1 个 not 非门，2个输入管脚和2个输出管脚，并连线，最终如下图
⑥编译并查看硬件电路图，【Tools】→【Netlist Viewers】→【RTL Viewer】
2.仿真波形图
①file->new->VMF
②在波形文件编辑器左端大片空白处双击，出现“insert node or bus”对话框，点击“node finder”按钮。
③然后在随后出现的“node finder”对话框中点击“list”按钮，则半加器中所有的输入输出引脚全部出现在对话框左边。再在该界面上点击“>>”，则把左边所有的端口都选择到右边，进入波形
④编辑输入CLK，产生时钟信号
⑤设置高低电平
⑥仿真（在这里点击仿真按钮会出错，设置一下即可，但是一定要先仿真一下，否则项目文件夹下会没有qims这个文件夹）
3.调用D触发器并仿真
①新建原理图文件，添加两个input和一个output以及上一步自己创建的D触发器
②保存编译，波形仿真
四、总结
输入原理图更加方便快捷，使用Verilog语言会麻烦一些但是对于复杂电路更具有优势（本片文章没有做Verilog语言的展示）。
参考链接
Quartus II实现D触发器及时序仿真
