20220802百度昆仑芯-提前批：
一面（半小时）
实习内容的介绍（可能叙述的不够清晰，后面需要加强）；
1、公司流程中，做完routing之后要怎么去优化？
一般在做完routing之后，通过map图来看congestion,存在congestion的情况是需要人为干涉的，通过将stancell移开，因为congestion会造成DRC问题 和功耗问题，功耗问题是由于信号翻转率提升造成的。
介绍自己的项目，在项目介绍过程中间问了一些相关问题：
1、memory放中间不贴边放的话，对自己的绕线和其他模块的绕线有什么影响？
补充之前没有考虑过的情况，因为可能有些stancell和多个memory之间都有数据流，如果将memory放中间的话，这个stancell的绕线就会变得很复杂。
2、NDR什么意思？有什么好处？
3、模块有几层金属层？有没有关注memory内部有几层？
4、CTS用的inverter和buffer与其他路径上用的inverer、buffer有什么不一样？
因为时钟上的规定的上升时间和下降时间和普通逻辑电路上的要求不太一样。
5、在做完所有流程之后要插filler目的是什么？
后面面试官给我出来一个附加题，问我对版图了不了解，去描述大概得的版图影响，其实是为了引导我解决这个问题。
插fiiler是为了保证衬底什么保持导通，如果不插入这些filler的话，衬底连接会断开。
6、ICC2绕线的整个流程？或者说公司flow在routing这一步骤的相关流程
innovus中的NanoRoute的步骤主要是global route—Track Assignment—Detail Route—search&Repair(但是貌似面试想问的不是这个)
提问环节：部门今年刚创立，刚准备招几个经验比较丰富的，然后后面校招一些人员。
20220803星宸科技：
一面（四十分钟）
1、分别介绍三个项目，以及其中遇到的问题。
介绍逻辑有点混乱，重点不够清晰，应该着重介绍自己更加熟悉的点，并且面试官可能更想看看我对三个项目的熟悉程度。
2、对芯片与系统设计竞赛项目介绍主要作品
3、针对后端的项目进行提问：
怎么确保powerplan做的好不好？----先做一版出来通过再通过工具去跑一下结果
模块的规模？即standcell的面积，以整个模块的面积作为回复
时钟频率？140khz、70khz，面试官有些惊讶
innovus做placement的步骤？使用的place_opt的命令，该命令背后的步骤是place standcell(full placement)—scan reorder(delete dc阶段插入的buffer)—Detail placement(多次iteration)----congestion repair(修复局部violation)
4、NDR
5、功耗以及相关措施？
6、如果遇到在SS情况setup违例和FF情况下hold违例要怎么修？
7、SDC中有哪些内容？在四种timing path中sdc有什么不同？
DRV的参数约束，inputdelay、outputdelay、时钟波形、uncertanty、skew group、逻辑赋值、特殊时序路径设置
8、sdc中为什么要约束transition和cap？
8、本科和研究生阶段学了哪些课程？
9、画一个由PMOS和NMOS组成的反相器。
10、跨时钟域传输，什么措施？
FIFO、格雷码、打拍，以上措施是为了防止亚稳态的产生。
11、打拍为什么可以减小亚稳态？
亚稳态主要是因为建立时间和保持时间没有满足，因此当慢时钟的数据传输到快时钟域时，可能数据的变化发生在时钟的上升沿，所以数据就没办法确定是0或1，但是当打一拍之后，数据变化发生在时钟上升沿的概率就减小了很多。
提问环节：公司在上海PR部门目前6个人，还有DC和STA部门，具体人数不清楚。
20220804兆易创新：
一面（四十分钟）
通过介绍自己的项目，中途面试官会打断进行问一些问题
Floorplan：模块的面积？好像是想问standcell的面积或者density？但是我回答了模 块的长宽。
一般后端需要输入哪些文件，并对这些文件的内容进行介绍？
powerplan:电源线的规则还记得吗？比如width和spacing，width=8 spacing=1 lef规则里的width和spacing都是0.23，pitch是0.56
20220805哲库提前批：
一面（四十五分钟）
刚开始对实习项目进行比较轻松的聊天，后面就是介绍项目，由于我自己做的项目没有做综合但是做了pr全程，在实习公司做的项目在做综合但是还没做到PR阶段，因此我个人在介绍的时候还着重区别一下，但是面试官提醒我没关系，不必要分的那么清。
1、综合的流程，比如输入什么文件，输出什么文件
输入db文件，target lib和link lib，输入dc.sdc,以及mw.lib，输出svf文件用于一致性验证。
2、做过PV吗？介绍一下
整个过程中面试官重点会问是自己做过，还是仅限于理论上的了解。
3、使用了icg吗？
4、电源规划是直接打的，有使用UPF吗？基于UPF的低功耗设计 5、项目中有遇到DRC问题、timing问题吗？ 6、如果要采用电源关断技术怎么实现？需要用到什么单元？ 7、sdc的主要内容有哪些？不同阶段的sdc有什么不同？
dc阶段的sdc内容有 clock define，input delay, output delay,max_transition(clockpath上的约束比datapath上更加严苛)，clock uncertanity，特殊时序，clock group,input transition等。
设计的不同阶段我们使用的sdc都有所不同(当然，有的公司比较强大，会有一套 golden sdc)。比如说，综合时由于模型的粗糙，我们会选择过约sdc，将时钟频率设得更高一些；CTS之前，由于skew的不确定性，通常我们也会加大uncertainty；还有signoff tool与PR工具correlation问题，margin的设置也会不一样。
20200810哲库综合面（半个小时）
主要围绕实习项目，以及关于后端的那个项目，主要问的是一些比较真实项目中用到的东西，并且感觉没机会表现自己，因为主要是问你用没用过，那么没有用过就没有机会表达自己在理论上的了解。
记录自己回答不太好的问题，应该先放Memory,再打PG！！！！
现在做的block的电源主要在哪几层？？？？看了一下design，电源在各个层都有的。
目前的design中用到相关的low power的东西吗？
20200810乐鑫
一面（半个小时）
1、三个项目都会进行介绍，详细介绍的是后端项目，后端项目主要问了ocv，ss corner下分析setup如何设置，ff Corner下分析hold要怎么设置（见收藏夹ocv分析），低功耗，修setup与hold的方法，电源关断如何实现，需要加什么单元，isolation要加在什么位置？为什么这么加？
isolation主要加在关断电源域与常开电源域之间，为了防止关断电源域对常开电源域造成的悬空影响！！！
2、卡bug在移动目标检测的项目中。膨胀和腐蚀的具体算法
20200823芯动二面
可能在问到有没有使用过一些signoff之后的工具，我可能没用过，后面尽可能多了解一下。
20200824艾为
1、tech lef文件里面有哪些内容？
每层金属的物理规则，还有via的规则以及天线效应的相关规则
2、floorplan阶段，关于memory之间的channel需要考量哪些？
一方面是加的endcap，另一方面需要考虑两个memory之间有多少绕线需要走，进而去估计留多少空间出来。
3、那如果channel之间需要电源怎么办？之前打的pg没有覆盖到这里
简单直接，那就在这里重新再打一个powerstripe.
4、CTS怎么评估
一方面就是latency越短越好，但是skew往往可能会用useful skew，因此不需要完全做平，另一方面是时序不存在问题。
5、不同阶段绕线的区别
place：global route只进行大概得绕线，绕的线也是有具体形状的，但是可能不在track上。
detail route
nanoroute
6、如果工具怎么都修不了hold，可能是什么原因？
修hold主要是插入buffer，可能区域内没有插buffer的空间，也可能是 setup余量不够，会造成setup与hold相互打架的情况。
插播一条 ICG：
lib库的内容：时序库
包括该库的说明PVT，电流电压时间等 的基本单位，延时和功耗，信号转换模型，延迟模型，还有一些以查找表的形式说明延迟，泄露功耗和内部功耗，
20200825小米二面
1、7nm工艺与180nm工艺的区别？
7nm相较180nm,首先驱动不需要那么大，电压一般就零点几，但是180nm情况下电压一般为1.6左右；其次每一层的规则不一样；在时钟周期上也不一一样，180nm工艺中的时钟频率是KHZ的级别，7nm的时钟频率应该可以达到更高一些，GHZ？
7nm工艺中的模块更小，更复杂一些；工艺上肯定也有区别（具体的不太确定了）；7nm工艺中有hierachy（不是很确定） 。
2、对各个阶段的理解，以及不同阶段的timing有什么不同？
这个属于一些比较主观性的回答，首先为什么需要在不同阶段进行检查时序并且进行修呢？那是因为时序越往后面步骤越复杂，如果在前面步骤中时序都不能满足，那么越到后面肯定更不满足，而且会更难修。在place阶段的时候计算timing时，是不会考虑net delay和时钟路径上的延时的。
density和congestion是不一样的，不能相提并论的，在floorplan阶段是不需要查时序的。
20200827联芸一面
1、同一个pie上的不同芯片之间的不同怎么体现？
那就是不同的corner,导入不同的库。PVT不同。
2、考虑CRPR时，需不需要考虑SI的影响？
setup和hold分开考虑，因为setup的时序中launch和capture不是同一个上升沿，所以受SI的影响不同，所以在考虑CPRP时不能忽略SI的影响；hold的时序中launch和capture是同一个上升沿，因此受SI影响一样，是可以抵消的，因此在考虑CPRP时可以忽略SI的影响。CRPR的几种影响 3、插播一个寒武纪的面试题:CRPR会不会对POCV产生影响 我个人理解是不会
翱捷
1、 计算模块之间的channel?
首先要考虑pitch（spacing+width）*pin个数，其次留有pg的空间，然后还有endcap的空间以及buffer，这个是悲观情况，是加上powermesh是横纵交错的，也是有一定的空间可利用的，因此很多时候所需要的channel空间比计算的小。
2、为什么在最后空余的部分不加endcap，而加filler?
因为endcap内部是有器件的，会有泄露电流，产生泄露功耗，filler内部没有器件就不会产生功耗。
不仅在做完DC要进行formality验证，在signoff之后也要进行formality，formality验证是验证逻辑，LVS会将所有的器件考虑进去。
