制造工序
- 芯片简介
- 工序简介
- 硅片制造
- 生产流程
- 行业壁垒
- IC设计
- 设计流程
- 行业壁垒
- 芯片制造&&封装测试
- 制造流程
- 封装测试
- 行业壁垒
- 九大核心设备
- 参考文档
芯片简介
- 种类
（1）按照性质：数字，模拟芯片
（2）按照用途：计算机，家电，手机，医疗，汽车等
（3）功能：
[1] 思考功能：CPU，NPU，DSP，FPGA，AI；
[2] 感知功能：MEME，sensor
[3] 传递功能：蓝牙，wifi
[4] 功能：电源芯片- PN 结：具有单向导电性
（1）N型半导体（Negative，电子带负电荷）：掺入少量杂质磷/锑元素的硅/锗晶体，N型半导体含电子浓度较高，其导电性主要是因为自由电子导电。
（2）P型半导体（Positive，空穴带正电）：掺入少量杂质硼/铟元素的硅/锗晶体中，P型半导体含有较高浓度的“空穴”（“相当于”正电荷），成为能够导电的物质。
（3）PN结是由一个N型掺杂区和一个P型掺杂区紧密接触所构成的，其接触界面称为冶金结界面
工序简介
- 半导体制造分为4个工序：硅片制造–>IC设计–>芯片制造前道工序–>封装测试
- 芯片制造过程中几大重要的步骤：氧化、沉积、光刻、蚀刻、离子注入/扩散等
硅片制造
生产流程
- 原料是石英矿石，主要成分是二氧化硅（SiO2）。
- 硅锭制作:
（1）坩埚（矿热炉，电弧电炉）,通常直径12m，材质为石墨，中间两根3m长的石墨电极用来加热，石墨熔点为3800摄氏度
（2）(60吨硅石 + 25吨煤炭和木屑) — 2000摄氏度 —> 硅液 — 冷凝 —> 98–99纯度的硅锭
[1] 主反应（1800摄氏度）––> si与co，
[2] 次反应（1400摄氏度）––> sic（第三代半导体，功率元器件）
[3] sic + sio2 ––> si 与 co- 工业硅的提纯: 借助 氯化氢 气体提纯
（1）（因西门子提出也叫西门子法）硅锭粉碎成渣在325度高温与 氯化氢 发生反应 ––> H2与 SiHCl3，(杂质:三氯化铁，三氯化铝，四氯化硅等气体)，利用气体不同沸点可通过冷凝器和蒸馏塔对温度的控制分离出沸点较低的三氯化硅
（2）三氯化硅还原为硅: 在1100摄氏度高温环境下通过氢气生成si，氯化氢，四氯化硅。在这个温度下，只有硅是固态的，所以可以看到黑色的硅慢慢生长出来，大约一周可以积累经验250kg硅棒(精度6个9)
（3）属于多晶硅，晶体框架结构不均匀，整体由众多不规则的小晶体构成，可用于光伏产业(精度要求6个9)- 多晶硅到单晶硅: 主流是 柴可拉斯基法，又称直拉法，提拉法(精度11个9)
（1）石英材质的坩埚中加热熔化上一步获得的高纯度多晶硅，石英熔点1700, 硅熔点1400，这里温度控制在略高于硅的熔点，然后将一小条晶种作为种子(细小的单晶硅)浸入熔液，缓慢向上旋转提拉形成单晶硅，切成薄片成为芯片原材料
（2）8英寸晶原需拉细点的硅棒, 12英寸需拉的粗点，越大分摊成本越低- 切割打磨倒角
（1）直径滚磨： 硅锭经切割头锥、尾锥、以及切段后的质量检查后开始处理，工艺包括首先精准对位晶段，然后对切段的晶体柱面进行研磨以达到所需的直径尺寸，最后是添加晶向标记，对于大尺寸的晶圆，一般是柱面磨削出一道凹槽作为定位槽(Notch)，对于小尺寸的一般磨削出平边作为定位边(Flat)。
[1] 定位槽/定位边的意义：帮助后续工序确定晶圆Wafer的摆放位置，为了定位，也标明了单晶生长的晶向。对后续的切割，及测试都比较方便。而且切割位置在边缘，大多也是本不能用的区域。
（2）切割： 将硅棒切割成具有精确几何尺寸的薄硅片，此过程中产生的硅粉采用水淋，会产生废水和硅渣。同时切片决定了wafer的几个特性：厚度、斜度、平行度、翘度。常用的硅片切割方法为外圆切割、内圆切割和金刚砂线切割。
（3）倒角：磨去wafer周围锋利的棱角，目的有以下三个：防止wafer边缘破裂、防止热应力造成的损伤、增加外延层以及光刻胶在wafer边缘的平坦度。
[1] 一般加工后边缘表面一边呈现圆弧形（R-type）或T形（T-type）。
- 刻蚀研磨清洗
（1）研磨：为了去除表面的刀痕；消除损伤层；提高平整度，使wafer薄厚均匀；增加表面平坦度等。现阶段的研磨方式分为双面研磨和表面磨削。
（2）化学腐蚀：经过切片、研磨等机械加工之后，其表面会因机械加工产生的应力而形成有一定深度的机械应力损伤层，而且表面会有金属离子污染等。这种通常需要通过化学腐蚀工艺来消除这些影响。目的在于在一定浓度和一定温度下的酸或者碱溶液与硅晶片发生化学反应，从而达到在硅片表面形成均匀的化学薄膜。
[1] 化学腐蚀的厚度去除总量一般约为30-50μm。
[2] 常采用的化学腐蚀有酸腐蚀或者碱腐蚀。
[3] 可以大大消除晶圆背面研磨所产生之应力及损伤层，进而增加晶圆强度
（3）抛光： 抛光的目标是除去表面细微的损伤层，得到高平整度的光滑表面。抛光的方法有机械抛光和化学机械抛光两大类，机械抛光效率太低，而且耗材量大。化学机械抛光的速度就大有提高，表面质量也有所改善。
（4）清洗: Wafer经历以上加工工序，中间接触了抛光剂、研磨料等各种化学试剂及微粒的污染，最后需要将这些杂质清除干净。Wafer清洗均使用湿式化学清洗法，最广泛的湿式化学清洗技术是RCA清洗法。
- 晶圆评估: 需要根据用户指定的一些参数对晶圆进行检查
行业壁垒
- 主要壁垒：技术壁垒，认证壁垒，设备壁垒和资金壁垒。
- 技术壁垒
（1）尺寸大小，抛光片厚度，硅片的翘曲度，电阻率，弯曲度，表面金属残余量
（2）最基本参数是纯度，是主要技术壁垒，先进制程的硅片要求在9N（99.9999999%）-11N左右
（3）硅片是高度定制产品；根据需求设计和制造不同的硅片
[1] 硅片不是通用型产品，无法复制。
[2] 大硅片在各个晶圆代工厂的规格完全不同
[3] 各个终端产品的用途不同对硅片的要求规格也不同- 认证壁垒
（1）认证流程
[1] 提供硅片进行试生产（大多数用在测试片），而不是晶圆量产片
[2] 通过测试片会小批量试生产量产片
[3] 通过内部认证后会将产品送至下游客户处
[4] 客户认证后会对硅片供应商进行最终认证，签订合同
[5] 新供应商的认证周期最短也需要12-18个月
（2）硅片供应商和晶圆制造商的粘性较大，新晋供应商打破粘性的难度较大- 设备壁垒
（1）制造硅片的核心设备是单晶炉，可谓是硅片中的“光刻机”。
（2）国际主流硅片厂商的单晶炉都是自己制造，其他硅片厂商无法购买。
（3）其他主要的硅片厂商都有独立单晶炉供货商，并且签订严格的保密协定，导致外界硅片厂商无法购买（高规格单晶炉）- 资金壁垒
（1）制造工艺复杂，需要购买先进，昂贵的生产设备
（2）需要根据客户的不同需求不断进行修改和调试。
（3）晶圆厂对于硅片的认证周期较长，这期间需要持续投入
IC设计
设计流程
- 设计过程分为两个部分（涉及工艺有关的设计可称为后端设计）
（1）前端设计（也称逻辑设计）
（2）后端设计（也称物理设计）- 前端设计的主要流程：
（1）规格制定（芯片规格，功能列表）
[1] 客户向芯片设计公司(Fabless, 无晶圆设计公司) 提出的设计要求
[2] 包括芯片的具体功能和性能方面的要求。
（2）详细设计, Fabless根据客户提出的规格要求, 拿出设计解决方案和具体实现架构，划分模块功能。
（3）HDL编码
[1] 硬件描述语言(VHDL，Verilog HDL), 业界公司一般用后者
[2] 使用硬件描述语言将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
（4）仿真验证，检验编码设计的正确性
[1] 检验的标准就是（1）制定的规格，是否精确实现
[2] 设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
[3] 仿真验证工具：Modelsim(Mentor), VCS(Synopsys) 可以对RTL级的代码进行设计验证.
[4] 该部分称为前仿真，逻辑综合后再一次进行的仿真可称为后仿真。
（5）逻辑综合（Design Compiler）
[1] 逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。
[2] 综合需要设定约束条件，是希望综合出来的电路在面积，时序等目标参数上达到的标准。
[3] 逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。
（6）STA（静态时序分析），属于验证范畴
[1] 主要是在时序上对电路进行验证，检查电路是否存在建立时间和保持时间的违例。
[2] 是数字电路基础知识，一个寄存器出现这两个时序违例时，是无法正确采样和输出数据，所以以寄存器为基础的数字芯片功能肯定会出现问题
（7）形式验证，属于验证范畴
[1] 是从功能上（STA是时序）对综合后的网表进行验证。- 后端设计流程 ：
（1）DFT（可测性设计）目的是在设计的时候就考虑将来的测试
（2）布局规划(FloorPlan)，放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等。
[1] 布局规划能直接影响芯片最终的面积
（3）TS（时钟树综合），时钟的布线
[1] 由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。
（4）布线(Place & Route)，普通信号布线
[1] 包括各种标准单元（基本逻辑门电路）之间的走线。听到的0.13um，90nm工艺实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。
（5）寄生参数提取
[1] 分析信号完整性问题, 避免导致信号失真错误
[2] 原因：相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化
（6）版图物理验证，对完成布线的物理版图进行功能和时序上的验证
[1] 物理版图以GDSII的文件格式交给芯片代工厂- 芯片设计公司
- 芯片架构
行业壁垒
- IC设计行业属于技术和资本密集型相结合的行业。
- 技术壁垒
（1）IC对可靠性、稳定性、集成度等性能指标有较高的要求。复杂的系统需提供从芯片、应用电路到系统软件等全方位的技术支持。IC设计公司既需要熟练掌握各种元器件的应用特性和配套的软硬件技术，也需要熟悉产品应用的技术背景、系统集成接口、生产工艺、现场环境等各种关键特性，这些都以技术积累和行业经验为基础。
（2）IC的设计和生产技术发展迅速，在开发和生产过程中，需紧追国际上先进技术和工艺的发展趋势，针对工艺进行优化设计和生产安排，才能在竞争中占据优势。- 资金和规模壁垒
（1）IC设计企业的产品必须达到一定的资金规模和业务规模，才能通过规模效应获得生存和发展的空间。IC设计行业量产标准较高，存在较高规模经济标准。芯片研发投入极大，单位售价较低，因此销售数量需高达上百万颗才能实现盈亏平衡。
（2）由于电子产品市场变化快、IC设计研发周期长及成功的不确定性较大，经常出现设计周期长拖垮公司，或设计的产品已不满足目标市场的要求等局面。因此，资金和规模是本行业的重要壁垒。- 人才壁垒
芯片制造&&封装测试
制造流程
- 前道工艺分两部分：晶圆处理，晶圆针测
（1）晶圆处理制程：主要在晶圆上制作电路与电子元件（电晶体/电容体/逻辑闸等）
（2）晶圆针测制程：通过针测仪器以测试其电气特性，不合格会标记
- 光刻
（1）第一次光刻（N+埋层扩散孔）
（2）外延层淀积：气相外延生长硅（VPE），氧化
（3）第二次光刻（P+隔离扩散孔）
（4）第三次光刻（P型基区扩散孔）
（5）第四次光刻（N+发射区扩散孔）
（6）第五次光刻（引线接触孔）
（7）第六次光刻（金属画内连线：反刻铝）
- 清洗技术
- 光学显影
（1）在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。主要包含感光胶涂布，烘烤，光罩对准，曝光和显影等程序
（2）曝光方式：紫外线，X射线，电子束，极紫外- 蚀刻技术
（1）将材料使用化学反应物理撞击作用而移除的技术
（2）湿蚀刻（化学溶液）
（3）干蚀刻（电浆蚀刻）
- 沉积
（1）化学气相沉积（CVD）: 将两种或两种以上的气态原材料导入反应室内，相互之间发生化学反应，形成一种新的材料，沉积到晶片表面上。
[1] 用于沉积大范围的绝缘材料、大多数金属材料和金属合金材料。
[2] 常见CVD薄膜：二气化硅（氧化层），氮化硅，多晶硅等
（2）物理气相沉积（PVD）: 指在真空条件下，用物理的方法使材料沉积在被镀工件上的薄膜制备技术。
[1] 主要分为三类：真空蒸发镀膜、真空溅射镀和真空离子镀膜- 离子植入：可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性，离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。
- 化学机械抛光：是化学腐蚀作用和机械去除作用相结合的加工技术，是机械加工中唯一可以实现表面全局平坦化的技术。利于后续薄膜沉积。
- 光罩检测：光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩检测机台是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。
封装测试
- 晶片切割: 将前制程加工完成晶圆的一颗颗的晶粒切割分离。
- 焊线
（1）IC构装制程是利用塑胶或陶瓷包装晶粒与配线以成集成电路, 目的是为了制造出电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin)，称之为打线，作为与外界电路板连接之用。- 封胶: 目的为防止湿气由外部侵入、以机械方式支持导线、内部产生热量之去除及提供能够手持之形体。
(1) 过程: 将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。- 剪切／成形
(1) 剪切: 目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除。
(2) 成形: 目的是将外引脚压成各种预先设计好的形状，以便于装置于电路版上使用。- 测试和检验: 保证封装好芯片的质量，保证其良率。
行业壁垒
- 简介: 是技术密集型和资本密集型相结合的行业，在技术、人才、客户资源、资金、产业整合方面存在较高的进入壁垒.
- 技术壁垒:
(1) 涵盖多门学科，包括计算机、自动化、通信、电子和微电子等，为典型的技术密集、知识密集的高科技行业.
(2) 可靠性、稳定性和一致性要求较高
(3) 芯片产品持续迭代升级，测试设备也需应对不断提高的测试参数和功能以及效率要求。- 人才壁垒
(1) 研发人员: 不仅需要多领域专业知识，还需要经过多年的实践工作并在资深技术人员的“传、帮、带”下，才能完成知识储备和从业经验；
(2) 管理人才: 需要具备丰富的从业经验，熟悉产业的运作规律，把握行业的周期起伏，才能指定符合企业发展阶段的发展战略；
(3) 市场拓展和销售人才：也需具备相当的技术基础和丰富的行业经验，以便能够及时、准确传递公司产品技术特点和客户的技术要求，成熟销售人员的培养周期长。- 资金和规模壁垒
(1) 保持技术的先进性、工艺的领先性和产品的市场竞争力，在技术研发方面的资金投入越来越大。
(2) 企业的产品必须达到一定的资金规模和业务规模，才能获得生存和发展的空间
(3) 从研发项目立项、试产、验证、优化、市场推广到销售的各个环节都需要投入较高人力成本和研发费用。
(4) 半导体产品类别众多，市场变化快、性能参数不尽相同，需现金流支持企业长期的研发投入和长周期的客户认证投入。- 产业协同壁垒
(1) 在 Fabless 模式下，产业协同壁垒主要体现在测试设备企业、半导体上游设计企业、晶圆制造企业及封装测试企业等建立稳定紧密的合作关系。在产业协同的大背景下，企业前期的投入较大，协同积累需要相当时间。
(2) 市场先进入者已建立并稳定运营的产业协同将构成其进入本行业的一大壁垒。- 客户资源壁垒
(1) 客户资源积累需要长时间市场耕耘，在获得订单前，认证的周期较长，客户认证周期为 6-36 个月.- 芯片制造&测试&封装公司
九大核心设备
- 九大设备
（1）设备：氧化扩散机，薄膜沉积设备，光刻机，涂胶显影机，刻蚀机，离子注入机，CMP抛光设备，检测设备，清洗机
（2）前道设备市场规模上升得益于芯片材料/结构/工艺趋向复杂
[1] 材料种类：Poly-Si，钨，铝–> 钨，铜–> 钨，铜，钴 --> 新材料
[2] 结构技术： 2D平面结构–> FinFet 结构 --> GAAFet 结构
[3] 制程工艺：光刻技术–> 多重图形工艺–> 深紫外线EUV+ 多重图形工艺
（3）摩尔定律延续（Soc + SiP）
[1] 半导体距离制程微缩的极限不远，通道前道设备来提高电晶体密度
[2] Soc 系统级芯片：鳍式电晶体FET是实现7nm下的关键技术
[3] 3D芯片制造技术：从IC设计角度集成三维结构芯片提升效能
[4] SiP系统性封装：从封装角度提升芯片性能的关键技术
（4）企业与份额
（5）国内设备企业与制程- 光刻/刻蚀/CVD三项设备
（1）市场规模最大
（2）关键技术节点
（3）光刻机
[1] 设备单价和结构示意图
[2] 设备核心零部件：光源，物镜，精密控制系统
[3] ArF沉浸式紫外光（14nm）至EUV极紫外光（< 10nm
）（4）芯片制程微缩趋势下，投资和难度提升最大
- PVD/清洗/量测设备市场规模位于第二梯队
参考文档
（1）数字IC设计全流程介绍 （2）IC企业描述 （3）核心设备介绍 （4）半导体前道设备行业研究 （5）芯片基本制造工艺
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