基本概念
任一时刻的输出信号不仅取决于当时的输人信号，而且还取决于电路原来的状态，或者说，还与以前的输人有关。具备这种逻辑功能特点的电路称为时序逻辑电路（sequential logic circuit，简称时序电路），以区别于组合逻辑电路。
串行加法，是指在将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。下图中的串行加法器电路包含了两个组成部分，一部分是全加器 E，另一部分是由触发器构成的存储电路。
串行加法器电路
时序电路在电路结构上有两个显著的特点。第一，时序电路通常包含组合电路和存储电路两个组成部分，而存储电路是必不可少的。第二，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。
时序逻辑电路的结构框图
输出方程
驱动方程（激励方程）
状态方程
向量形式
由于存储电路中触发器的动作特点不同，在时序电路中又有同步时序电路和异步时序电路之分。在同步时序电路中，所有触发器状态的变化都是在同一时钟信号操作下同时发生的。而在异步时序电路中，触发器状态的变化不是同时发生的。
根据输出信号的特点将时序电路划分为米利(Mealy)型和穆尔( Moore)型两种。在米利型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输人变量；在穆尔型电路中，输出信号仅仅取决于存储电路的状态。可见，穆尔型电路只不过是米利型电路的一种特例而已。
分析方法
同步时序逻辑电路
分析一个时序电路，就是要找出给定时序电路的逻辑功能。时序电路的逻辑功能可以用输出方程、驱动方程和状态方程全面描述。
分析同步时序电路时一般按如下步骤进行：
- 从给定的逻辑图中写出每个触发器的驱动方程（亦即存储电路中每个触发器输人信号的逻辑函数式）。
- 将得到的这些驱动方程代人相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。
- 根据逻辑图写出电路的输出方程。
用于描述时序电路状态转换全部过程的方法有状态转换表（也称状态转换真值表）、状态转换图、状态机流程图和时序图。
状态转移表
若将任何一组输人变量及电路初态的取值代人状态方程和输出方程，即可算出电路的次态和现态下的输出值；以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续下去，将全部的计算结果列成真值表的形式，就得到了状态转换表。
状态转移图
为了以更加形象的方式直观地显示出时序电路的逻辑功能，有时还进一步将状态转移表的内容表示出状态转移图的形式。
状态机流程图（SM图）
SM图采用类似于编写计算机程序时使用的程序流程图的形式，表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。SM图中使用的图形符号有三种：状态框、判断框、和条件输入框。
一个时序电路的SM图由若干个SM模块组成。一个SM模块所表示的内容相当于状态转移图中一个状态所表示的内容。
时序图
在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。
异步时序逻辑电路
在分析异步时序电路时还需要找出每次电路状态转换时哪些触发器有时钟信号，哪些触发器没有时钟信号。
常用顺序逻辑电流
寄存器
寄存器（Register）用于寄存一组二值代码。
接收数据时所有各位代码是同时输入的，而且触发器中的数据是并行地出现在输出端的，因此将这种输人、输出方式称为并行输入、并行输出方式。
移位寄存器
移位寄存器（ShiftRegister）除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可以用来实现数据的串行-并行转换、数值的运算以及数据处理等。
用D触发器构成的移位寄存器
利用移位寄存器可以实现代码的串行-并行转换。如果首先将4位数据并行地置人移位寄存器的4个触发器中，然后连续加人4个移位脉冲，则移位寄存器里的4位代码将从串行输出端D0依次送出，从而实现了数据的并行-串行转换。
74LS194A4位双向移位寄存器具有左、右移控制、数据并行输人、保持、异步置零（复位）等功能。
计数器
在数字系统中使用得最多的时序电路要算是计数器了。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
同步计数器
同步二进制计数器
目前生产的同步计数器芯片基本上分为二进制和十进制两种
同步计数器通常用T触发器构成，结构形式有两种。一种是控制输人端T的状态。另一种形式是控制时钟信号。
1.当通过T端的状态控制时
第i位触发器输入端的逻辑式应为
只有最低位例外，按照计数规则，每次输人计数脉冲时它都要翻转，故T0=1。
各触发器的驱动方程
状态方程
输出方程
计数器中能计到的最大数称为计数器的容量，它等于计数器所有各位全为1时的数值。nn位二进制计数器的容量等于2"-1。在实际生产的计数器芯片中，往往还附加了一些控制电路，以增加电路的功能和使用的灵活性。
74161是中规模集成4位同步二进制计数器。双时钟同步十六进制加/减计数器74LS193。
2.采用控制时钟信号方式
每各触发器的时钟信号
式中的clki只表示一个完整的时钟脉冲，既不表示高电平也不表示低电平，CLK即输入的计数脉冲。
在构成减法计数器中，第i位触发器输入端Ti的逻辑式应为
各触发器的信号
减法计数器
同步十进制计数器
同步十进制加法计数器
驱动方程
将上式代入T触发器的特性方程即得到电路的状态方程
由下面的状态转换图可以看出该电路是能够自启动的。
同步十进制加法计数器74160。（课本292页）
异步计数器
和同步计数器相比，异步计数器具有结构简单的优点。在用T触发器构成二进制计数器时，可以不附加任何其他电路。但异步计数器也存在两个明显的缺点。第一个缺点是工作频率比较低。因为异步计数器的各级触发器是以串行进位方式连接的，所以在最不利的情况下要经过所有各级触发器传输延迟时间之和以后，新状态才能稳定建立起来。第二个缺点是在电路状态译码时存在竞争-冒险现象。这两个缺点使异步计数器的应用受到了很大的限制。
异步二进制计数器
下降沿动作的异步二进制加法计数器
下降沿动作的异步二进制减法计数器
异步十进制计数器
异步十进制加法计数器的典型电路
二-五-十进制异步计数器74LS290
任意进制计数器构造
假定已有的是N进制计数器，而需要得到的是M进制计数器。
1.M<N的情况
在N进制计数器的顺序计数过程中，若设法使之跳越N-M个状态，就可以得到M进制计数器了。
实现跳跃的方法有置零法（或称复位法）和置数法（或称置位法）两种。
置零法适用于有置零输人端的计数器。置位法与置零法不同，它是通过给计数器重复置人某个数值的方法跳越N-M个状态，从而获得M进制计数器的。
2.M>N的情况
必须用多片N进制计数器组合起来，才能构成M进制计数器。各片之间（或称为各级之间）的连接方式可分为串行进位方式、并行进位方式、整体置零方式和整体置数方式几种。
若M可以分解为两个小于N的因数相乘，即M=N1xN2，则可采用串行进位方式或并行进位方式将一个N1进制计数器和一个N2进制计数器连接起来，构成M进制计数器。
在串行进位方式中，以低位片的进位输出信号作为高位片的时钟输入信号。在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号（计数的使能信号），两片的CLK输入端同时接计数输入信号。
当M为大于N的素数时，不能分解成N1和N2，上面讲的并行进位方式和串行进位方式就行不通了。这时必须采取整体置零方式或整体置数方式构成M进制计数器。
所谓整体置零方式，是首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（例如N*N进制），然后在计数器计为M状态时译出异步置零信号RD'=0，将两片N进制计数器同时置零。这种方式的基本原理和M <N时的置零法是一样的。
而整体置数方式的原理与M<N时的置数法类似。首先需将两片N进制计数器用最简单的连接方式接成一个大于M进制的计数器（例如N*N进制），然后在选定的某一状态下译出LD' =0信号，将两个N进制计数器同时置人适当的数据，跳过多余的状态，获得M进制计数器。采用这种接法要求已有的N进制计数器本身必须具有预置数功能。
当然，当M不是素数时整体置零法和整体置数法也可以使用。
整体置零法不仅可靠性较差，而且往往还要另加译码电路才能得到需要的进位输出信号。
移位寄存器型计数器
环形计数器
如果按下图所示的那样将移位寄存器首尾相接，即D0=Q3，那么在连续不断地输人时钟信号时寄存器里的数据将循环右移。
因此，用电路的不同状态能够表示输人时钟信号的数目，也就是说，可以把这个电路作为时钟脉冲的计数器。
为确保它能正常工作,必须首先通过串行输人端或并行输人端将电路置成有效循环中的某个状态，然后再开始计数。
环形计数器的突出优点是电路结构极其简单。而且，在有效循环的每个状态只包含一个1（或0）时，可以直接以各个触发器输出端的1状态表示电路的一个状态，不需要另外加译码电路。
它的主要缺点是没有充分利用电路的状态。用n位移位寄存器组成的环形计数器只用了n个状态，而电路总共有2n个状态，这显然是一种浪费。
扭环形计数器
为了在不改变移位寄存器内部结构的条件下提高环形计数器的电路状态利用率，只能在改变反馈逻辑电路上想办法。
移位寄存器型计数器的一般结构形式
反馈函数逻辑表达式
扭环形计数器电路
这个电路上不能自启动的。用n位移位寄存器构成的扭环形计数器可以得到含2n个有效状态的循环，状态利用率较环形计数器提高了一倍。而且，如采用下图中的有效循环，由于电路在每次状态转换时只有一位触发器改变状态，因而在将电路状态译码时不会产生竞争-冒险现象。
顺序脉冲发生器
顺序脉冲发生器：给出一组在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。
顺序脉冲发生器可以用移位寄存器构成。这种方案的优点是不必附加译码电路，结构比较简单。缺点是使用的触发器数目比较多，同时还必须采用能自启动的反馈逻辑电路。
异步顺序脉冲发生器会造成竞争-冒险现象，用4位同步二进制计数器74LS161和3线-8线译码器74LS138构成的顺序脉
冲发生器电路。
将上图改为4位的扭环形计数器，可以从从根本上消除竞争-冒险现象。
序列信号发生器
用到一组特定的串行数字信号。通常将这种串行数字信号称为序列信号。产生序列信号的电路称为序列信号发生器。
序列信号发生器的构成方法有多种。一种比较简单、直观的方法是用计数器和数据选择器组成。如下图所示：
构成序列信号发生器的另一种常见方法是采用带反馈逻辑电路的移位寄存器。如果序列信号的位数为m，移位寄存器的位数为n,则应取2"≥m。如下图所示：
设计方法
同步时序逻辑电路设计方法
设计同步时序逻辑电路时，一般按照如下步骤进行：
一、逻辑抽象，得出电路的状态转移图或状态转移表
二、状态化简
状态化简的目的就在于将等价条件合并，以求得最简的状态转移图。
三、状态分配
确定触发器数目n，时序电路的M个状态
要给每个电路状态规定对应的触发器状态组合。
四、选定触发器的类型、求出电路的状态方程、驱动方程和输出方程
五、根据得到的方程式画出逻辑图
六、检查设计的电路能否自启动
自启动设计
在合并卡诺图的过程中，如果把表示任意项的x包括在圈内，则等于把x取作1了；如果把x画在圈外，则等于把x取为0.这无形中已经为无效状态指定了次态。如果这个指定的次态属于有效循环中的状态，那么电路是能自启动的。反之，如果它也是无效状态，则电路将不能自启动。在后一种情况下，就需要修改状态方程的化简方式，将无效状态的次态改为某个有效状态。
在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接地或间接地（即经过其他无效状态以后）转为某一个有效状态。
解题方法
分析由触发器和门电路组成的时序逻辑电路
解题方法和步骤：
- 写出存储电路中每个触发器的驱动方程（即触发器输入信号的逻辑函数式）。这些驱动力程组成了电路的驱动方程组。
- 将驱动方程代人触发器的特性方程，得到每个触发器的状态方程。这些状态方程组成电路的状态方程组。
- 从逻辑图直接写出电路的输出方程。
- 为了显示电路的全部工作过程，可进一步求出电路的状态转换表，并可从状态转换表画出状态转换图或时序图。
分析由中规模集成时序逻辑电跻组成的时序电路
解题方法和步骤:
- 首先必须弄清每个中规模集成电路的逻辑功能。中规模集成电路的逻辑功能一般都用功能表或者时序图再附加文字说明给出。
对于带有附加控制端的集成电路，除了给出正常工作状态下电路的逻辑功能以外，还必须给出这些附加控制端的作用和用法。
- 根据给定的功能表和电路具体的连接情况，确定每个集成电路所处的工作方式，进而找出电路状态的转换顺序和相应的输出（必要时可以画出状态转换图）。
- 在多芯片组成的逻辑电路中，还要分析各芯片输出与输入之间的关系，最后得到整个电路的输出与输入间的逻辑关系。
用触发器和门电路设计时序逻辑电路
“同步时序逻辑电路设计方法”
用中规模集成的计数器设计任意进制计数器
“任意进制计数器构造”
