LoveIC的博客_FPGA学习记录

VIVADO ERROR:[Synth 8-439] module ‘XXX‘ not found

问题原因：Vivado 2021.2中关于HLS的操作都不兼容2022年份这个系统时间。将window的系统时间给成2021年之前，复位工程reset_pro，再次编译就好了。

VIVADO

系统时间

不兼容

原创 2024-08-10 21:49:45 1004 阅读

poe供电

PoE技术的工作原理是在供电设备和接收设备之间进行电力传输的协商，以确保安全可靠的供电。同时，PoE技术还具有一定的电力保护功

poe

IP

正常运行

Ethernet

原创 2024-06-04 11:50:57 127 阅读

FPGA modelsim自动仿真代码（已验证）

启动 modelsim文件。

fpga开发

微信公众号

原创 2024-04-27 18:56:37 64 阅读

Vivado 添加FPGA开发板的Boards file的添加

vivado 添加boards file

fpga开发

下载地址

文件复制

创建工程

原创 2023-09-30 15:53:03 1860 阅读

Quartus II和Nios II使用时遇到的错误及解决方法总结

问题1：nios烧写报错error code 8 base=0x211000 --epcs --sidp=0x212AA0 --id=0x0 --accept-bad-sysid --device=1代码太大，超出了代码

ios

引脚

c++

转载 2022-04-11 10:40:03 5497 阅读

Vivado Tcl 脚本编译工程

Vivado Tcl 脚本编译工程工具命令语言（Tcl–Tool Command Language）是Vivado®工具环境中集成的脚本语言。Tcl是半导体行业中用于应用程序编程接口的标准语言，并由Synopsys®设计约束（SDC）使用。SDC是用于传达Synopsys Synplify和其

时序约束

脚本语言

时序分析

原创 2022-03-30 14:38:32 1009 阅读

学会使用Hdlbits网页版Verilog代码仿真验证平台

学会使用Hdlbits网页版Verilog代码仿真验证平台给大家推荐一款网页版的 Verilog代码编辑仿真验

hdlbits

sed

编辑框

加载

转载 2022-03-30 14:38:21 294 阅读

示波器使用教程

示波器使用教程fpga的开发过程中，往往都少不了示波器的使用，而示波器的使用熟练程度也决定了我们找到问题的快慢程度。今天给大家一个比较完善的示波器使用教程。前言本篇文章力求从众多的品牌型号中归纳出示波器使用的一般规律，目的是让读者阅读这篇文章后，能掌握大部

使用教程

开发过程

原创 2022-03-30 14:38:05 643 阅读

Advanced FPGA Design Architecture, Implementation, and Optimization

Advanced FPGA Design Architecture, Implementation, and Optimization原文链接：Advanced FPGA Design Architecture, Implementation,

FPGA

微信公众号

数学函数

商业

原创 2022-03-17 17:01:39 83 阅读

基于脚本的modelsim自动化仿真

基于脚本的modelsim自动化仿真背景知识FPGA的仿真与调试在FPGA开发过程中起着至关重要

脚本语言

提高工作效率

源文件

原创 2022-03-08 18:10:21 133 阅读

vivado 下载程序出错：ERROR: [Labtools 27-3165] End of startup status: LOW

vivado 下载程序出错：End of startup status: LOW

vivado

fpga

程序出错

引脚

sed

原创 2022-03-08 18:01:32 10000+阅读

Verilog代码设计之时分复用

新年快乐！开工大吉！做芯片第一要追求的是功能，在保证功能都满足的情况下追求性能，在性能满足的情况下追求成本，也就是面积。

芯片

java

人工智能

python

算法

转载 2022-02-15 13:41:46 1239 阅读

【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化

芯片设计从RTL代码一直到最后流片的GDSII文件，都是文本文件，因此，掌握文本分析处理语言是集成电路设计的一项重要的基本功。本公众号一直致力于推广采用文本分析工具来提升仿真和综合效率的方...

java

python

linux

编程语言

FPGA

转载 2022-02-11 11:58:00 334 阅读

FPGA上电后IO的默认状态

1 概述在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始，配置程序，到正常工作整个过程中所有IO的状态进行分析。从时间阶段可以分为两部分，第一阶段是从FPGA上电开始直到配置（Configuratio

FPGA

IO

引脚

复用

上拉电阻

转载 2022-01-23 16:15:52 679 阅读

verilog 四位二进制全加器和半加器

1 全加器module add4 ( input[3:0] a,b, output[3:0] sum, output cout, input cin ); assign{cout,sum} = a+b+cin; endmodule 2半加器module add4 ( input[3:0] a,b, output[3:0] sum, output cout ); assign{cout,sum}

fpga开发

全加器

半加器

原创 2022-01-11 14:04:31 563 阅读

verilog 四位二进制全加器和半加器

1 全加器module add4(input[3:0] a,b,output[3:0] sum,output cout,input cin);assign{cout,sum} = a+b+cin;endmodule2半加器module add4(input[3:0] a,b,output[3:0] sum,output cout);assign{cout,sum} = a+b;endmodule

fpga开发

全加器

半加器

数据

原创 2021-12-25 10:49:48 564 阅读

【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化

芯片设计从RTL代码一直到最后流片的GDSII文件，都是文本文件，因此，掌握文本分析处理语言是集成电路设计的一项重要的基本功。本公众号一直致力于推广采用文本分析工具来提升仿真和综合效率的方...

java

python

linux

编程语言

FPGA

转载 2021-08-30 17:07:51 475 阅读

Advanced FPGA Design Architecture, Implementation, and Optimization

Advanced FPGA Design Architecture, Implementation, and Optimization原文链接：Advanced FPGA Design Architecture, Implementation, and Optimization作者介绍：Steve Kilts Spectrum Design Solutions公司的创始人之一，首席设计工程...

FPGA

商业

微信公众号

时序分析

系统设计

原创 2021-08-30 16:30:27 130 阅读

Quartus II和Nios II使用时遇到的错误及解决方法总结

问题1：nios烧写报错error code 8 base=0x211000 --epcs --sidp=0x212AA0 --id=0x0 --accept-bad-sysid --device=1代码太大，超出了代码空间的大小问题2:nios 调试时出现FAILED downloading ELFfailed ,Nios调试的时候出现downloadingELFprocess fai...

ios

引脚

c++

ide

解决方法

转载 2021-08-30 15:16:34 2901 阅读

学会使用Hdlbits网页版Verilog代码仿真验证平台

学会使用Hdlbits网页版Verilog代码仿真验证平台给大家推荐一款网页版的 Verilog代码编辑仿真验证平台，这个平台是国外的一家开源FPGA学习网站，通过“https://hdlbits.01xz.net/wiki/Main_Page”地址链接进入网页，在该网页上可以进行Verilog代码的编写

hdlbits

sed

编辑框

加载

.net

转载 2021-08-30 15:16:16 1149 阅读

vivado 下载程序出错：ERROR: [Labtools 27-3165] End of startup status: LOW

vivado 下载程序出错：End of startup status: LOW

vivado

fpga

程序出错

引脚

sed

原创 2021-08-30 15:12:39 8557 阅读

示波器使用教程

示波器使用教程fpga的开发过程中，往往都少不了示波器的使用，而示波器的使用熟练程度也决定了我们找到问题的快慢程度。今天给大家一个比较完善的示波器使用教程。前言本篇文章力求从众多的品牌型号中归纳出示波器使用的一般规律，目的是让读者阅读这篇文章后，能掌握大部分数字示波器使用的方法。本文章所涉及的范围不包括大型台式示波器。本文分为两部分：基础篇和进阶篇。学习基础篇之后，会对示波器的使用有基...

使用教程

开发过程

原创 2021-08-27 16:31:08 835 阅读

Vivado Tcl 脚本编译工程

Vivado Tcl 脚本编译工程工具命令语言（Tcl–Tool Command Language）是Vivado®工具环境中集成的脚本语言。Tcl是半导体行业中用于应用程序编程接口的

时序约束

脚本语言

时序分析

设计约束

重新运行

原创 2021-08-27 16:30:25 883 阅读

基于脚本的modelsim自动化仿真

基于脚本的modelsim自动化仿真背景知识FPGA的仿真与调试在FPGA开发过程中起着至关重要的作用，也占用了FPGA开发的大部分时间。所以适当减少或简

脚本语言

提高工作效率

源文件

开发过程

加载

原创 2021-08-27 16:30:07 373 阅读

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verilog 四位二进制全加器和半加器

verilog 四位二进制全加器和半加器

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