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# FPGA
状态机设计举例

状态机设计举例

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。汽车尾灯控制电路设计重点介绍构造状态图的两种方

状态图
状态机
Verilog
原创 精选 3月前 214 阅读 yyds干货盘点
状态机设计中的关键技术

状态机设计中的关键技术

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。状态编码在使用Verilog HDL描述状态机

状态机
触发器
寄存器
原创 精选 3月前 247 阅读 yyds干货盘点
基于Verilog HDL的状态机描述方法

基于Verilog HDL的状态机描述方法

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。状态图的建立过程设计一个序列检测器电路。功能是

状态机
状态图
Verilog
原创 推荐 3月前 463 阅读 1点赞 yyds干货盘点
状态机的概念与设计

状态机的概念与设计

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。状态机的基本结构及类型有限状态机的标准模型如图

状态机
状态图
Verilog
原创 精选 3月前 190 阅读 yyds干货盘点
m序列码产生电路设计与仿真

m序列码产生电路设计与仿真

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。m 序列又叫做伪随机序列、伪噪声(pseudo

多项式
移位寄存器
触发器
原创 精选 3月前 268 阅读 1点赞 yyds干货盘点
Verilog HDL函数与任务的使用

Verilog HDL函数与任务的使用

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。函数（function）说明语句函数的定义函数

Verilog
选择器
函数调用
原创 精选 3月前 240 阅读 yyds干货盘点
同步计数器设计与建模

同步计数器设计与建模

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CLR
触发器
sed
原创 推荐 3月前 431 阅读 yyds干货盘点
寄存器和移位寄存器分析与建模

寄存器和移位寄存器分析与建模

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。寄存器及Verilog HDL建模图中，~是4

CLR
移位寄存器
数据
原创 精选 3月前 210 阅读 yyds干货盘点
D触发器 (D-FF)详解

D触发器 (D-FF)详解

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。D触发器的逻辑功能D触发器的逻辑符号把 CP

CLR
上升沿
ide
原创 精选 3月前 668 阅读 yyds干货盘点
时序电路建模基础

时序电路建模基础

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赋值语句
Verilog
非阻塞
原创 精选 3月前 197 阅读 1点赞 yyds干货盘点
SR锁存器与D锁存器设计与建模

SR锁存器与D锁存器设计与建模

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。锁存器和触发器的基本特性锁存器和触发器是构成时

Verilog
触发器
建模
原创 推荐 3月前 600 阅读 yyds干货盘点
分层次的电路设计方法

分层次的电路设计方法

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Verilog
嵌套
ci
原创 精选 3月前 185 阅读 1点赞 yyds干货盘点
Verilog HDL行为级建模

Verilog HDL行为级建模

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赋值语句
Verilog
选择器
原创 精选 4月前 197 阅读 1点赞 yyds干货盘点
Verilog HDL数据流建模与运算符

Verilog HDL数据流建模与运算符

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。对于基本单元逻辑电路，使用Verilog语言提

运算符
Verilog
建模
原创 推荐 4月前 597 阅读 2点赞 1收藏 1评论 yyds干货盘点
Verilog HDL门级建模

Verilog HDL门级建模

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Verilog
建模
电路图
原创 推荐 4月前 436 阅读 1点赞 yyds干货盘点
Verilog HDL基本语法规则

Verilog HDL基本语法规则

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寄存器
Verilog
建模
原创 精选 4月前 311 阅读 yyds干货盘点
Verilog HDL仿真常用命令

Verilog HDL仿真常用命令

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。系统任务（System Tasks）1．显示任

编译指令
Verilog
宏定义
原创 精选 4月前 341 阅读 yyds干货盘点
FPGA：逻辑功能的仿真与验证

FPGA：逻辑功能的仿真与验证

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。?文章和代码已归档至【Github仓库：​​hardware-tutorial​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。HDL产生的最初动因就是为了能够模拟硬件系统，可

Verilog
信号线
Test
原创 精选 4月前 242 阅读 1点赞 yyds干货盘点
FPGA：Verilog HDL程序的基本结构

FPGA：Verilog HDL程序的基本结构

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 ?本文已收录于MySQL系列专栏：​​FPGA ​​ 欢迎订阅，持续更新。 ?文章和代码已归档至【​​Github仓库​​】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。简单V

Verilog
建模
程序实例
原创 精选 4月前 333 阅读 1点赞 yyds干货盘点
FPGA：组合逻辑电路的设计

FPGA：组合逻辑电路的设计

组合逻辑电路的设计根据实际逻辑问题，求出所要求逻辑功能的最简单逻辑电路。组合逻辑电路的设计步骤1.逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；2.根据逻辑描述列出真值表；3.由真值表写出逻辑表达式。根据所用器件，简化和变换逻辑表达式。4.根据逻辑表达式画出逻辑图。组合逻辑电路的设计举例例1某雷达站有A、B、C三部雷达，其中A和B消耗功率相等，C的消耗功率是A的两倍

真值表
逻辑表达式
Verilog
原创 精选 4月前 286 阅读 yyds干货盘点
FPGA：逻辑函数的卡诺图化简法

FPGA：逻辑函数的卡诺图化简法

最小项与最小项表达式最小项的定义n 个变量 的最小项是 n 个因子的乘积，每个变量 都以它的原变量或非变量的形式在乘积项中出现，且仅出 现一次。一般 n 个变量的最小项应有 个。例如， A ， B 、 C 三个逻辑变量的最小项有 个， 即 。 等则不是最小项。最小项的性质三个变量的所有最小项的真值表对于任意一个最小项，只有一组变量取值使得它的值为1；对于变量的

取值
真值表
Verilog
原创 精选 4月前 510 阅读 yyds干货盘点
FPGA：逻辑函数的代数法化简

FPGA：逻辑函数的代数法化简

逻辑函数的最简形式1．化简逻辑函数的意义两个电路的逻辑功能完全相同。但简化电路使用的逻辑门较少，体积小且成本低。化简的意义：根据化简后的表达式构成的逻辑电路简单，可节省器件，降低成本，提高工作的可靠性。2.逻辑函数的常见表达形式“与-或”表达式:也称为 “积之和 (Sum of Products，SOP)”表达式；“或-与”表达式:也称为 “和之积(Products of Sum， POS)”表达

Verilog
函数表达式
开发教程
原创 精选 4月前 393 阅读 1点赞 yyds干货盘点
FPGA：逻辑代数的基本公式和规则

FPGA：逻辑代数的基本公式和规则

逻辑代数的基本公式基本公式逻辑代数的基本公式0、1律: $A+0=A \quad A+1=1 \quad A \cdot 1=A \quad A \cdot 0=0 $互补律: $A+\bar{A}=1 \quad A \cdot \bar{A}=0 $交换律: $A+B=B+A \quad A \cdot B=B \cdot A $结合律: $A+B+C=(A+B)+C \quad A

Verilog
函数式
真值表
FPGA
原创 精选 4月前 372 阅读 yyds干货盘点
FPGA：逻辑运算及逻辑门

FPGA：逻辑运算及逻辑门

逻辑变量与逻辑函数逻辑是指事物因果之间所遵循的规律。为了避免用冗繁的文字来描述逻辑问题，逻辑代数采用逻辑变量和一套运算符组成逻辑函数表达式来描述事物的因果关系。逻辑代数中的变量称为逻辑变量，一般用大写字母A、B、C…表示。逻辑变量的取值只有两种，即逻辑0和逻辑1。 0和1称为逻辑常量。这里0和1本身并没有数值意义，它仅仅是一种符号，代表事物矛盾双方的两种状态。 数字电路的输出与输入之间的关系是一种

真值表
逻辑运算
逻辑表达式
原创 精选 4月前 352 阅读 yyds干货盘点
FPGA：数字电路简介

FPGA：数字电路简介

数字电路的历史数字电路是数字计算机和自动控制系统的基础，它的发展是以电子器件的发展为基础的，器件的发展可以大致上分为3个阶段：电子管（1906年）晶体管（1947年）集成电路（Integrated Circuit，简称IC，1958年）器件发展的几个阶段：数字电路发展特点: 以电子器件的发展为基础电子管时代电压控制器件: 电真空技术1906年，福雷斯特等发明了电子管；电子管体积大、重量重、耗电

Verilog
数字集成电路
低功耗
原创 精选 4月前 347 阅读 1评论 yyds干货盘点

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