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aurora IP中选择了小端支持，但小端体现在了什么地方呢？

aurora IP中选择了小端支持，但小端体现在了什么地方呢？

aurora IP中选择了小端支持，但小端体现在了什么地方呢？

fpga开发
sed
数据
小端模式
大端模式
原创 点赞0 阅读65 收藏0 评论0 2021-12-04
TX Pattern Generator功能块

TX Pattern Generator功能块

伪随机比特序列（PRBS）通常用于测试高速链接的信号完整性。这些序列看起来是随机的，但具有特定的属性，可用于测量链路的质量。

fpga
初始化
数据
链路
关键路径
原创 点赞0 阅读260 收藏0 评论0 2021-11-11
TX的8B/10B编码功能

TX的8B/10B编码功能

许多协议对输出数据使用8B/10B编码。8B/10B是一种行业标准的编码方案，它用每个字节的两个比特的开销来换取实现的直流平衡和bounded disparity，以允许合理的时钟恢复。

FPGA
编码器
数据
初始化
关键路径
原创 点赞0 阅读181 收藏0 评论0 2021-11-08
GT Transceiver的回环模式

GT Transceiver的回环模式

回环模式是transceiver数据通路的专门配置，其中数据流被折返到源头。通常情况下，传输一个特定的数据流，然后进行比较以检查错误。

fpga
初始化
关键路径
数据
缓冲器
原创 点赞0 阅读347 收藏0 评论0 2021-11-08
GT Transceiver的动态重配置端口

GT Transceiver的动态重配置端口

动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。

fpga
数据
初始化
数据总线
关键路径
原创 点赞0 阅读203 收藏0 评论0 2021-11-08
GT Transceiver的TX Buffer功能块

GT Transceiver的TX Buffer功能块

GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。为了传输数据，XCLK速率必须与TXUSRCLK速率相匹配，并且必须解决两个域之间的所有相位差。

fpga
缓冲器
初始化
关键路径
建立时间
原创 点赞0 阅读206 收藏0 评论0 2021-11-08
GT Transceiver的复位与初始化（4）RX初始化和复位流程

GT Transceiver的复位与初始化（4）RX初始化和复位流程

GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性，GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。

fpga
初始化
状态机
关键路径
时序分析
原创 点赞0 阅读45 收藏0 评论0 2021-11-01
GT Transceiver的电源控制

GT Transceiver的电源控制

CPLLPD端口直接影响CHANNEL PLL，而QPLLPD端口直接影响QUAD PLL。

fpga
初始化
关键路径
时序分析
建立时间
原创 点赞0 阅读33 收藏0 评论0 2021-11-01
GT Transceiver的复位与初始化（3）TX初始化和复位流程

GT Transceiver的复位与初始化（3）TX初始化和复位流程

GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域，TX PMA和TX PCS。

fpga
状态机
初始化
关键路径
复位序列
原创 点赞0 阅读102 收藏0 评论0 2021-10-29
GT Transceiver的复位与初始化（2）CPLL复位以及QPLL复位

GT Transceiver的复位与初始化（2）CPLL复位以及QPLL复位

在使用QPLL之前，必须对其进行复位。

fpga
关键路径
时序分析
建立时间
脉冲宽度
原创 点赞0 阅读190 收藏0 评论0 2021-10-26
GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍

GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍

QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供，该块控制PMA和PCS块使用的串行和并行时钟的生成。

trasceiver
fpga
属性设置
上升沿
下降沿
原创 点赞0 阅读238 收藏0 评论0 2021-10-20
GT Transceiver中的重要时钟及其关系（7）TXUSRCLK以及TXUSRCLK2的产生

GT Transceiver中的重要时钟及其关系（7）TXUSRCLK以及TXUSRCLK2的产生

前言上文说了TXUSRCLK以及TXUSRCLK2的作用以及关系： TXUSRCLK是GTX/GTH transceiver中PCS逻辑的内部时钟。 TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。 对于TXUSRCLK和TXUSRCL2，必须遵守这些关于时钟之间关系的规则。 TXUSRCLK和TXUSRC

fpga/cpld
原创 点赞0 阅读67 收藏0 评论0 2021-10-20
GT Transceiver中的重要时钟及其关系（6）TXUSRCLK以及TXUSRCLK2的用途与关系

GT Transceiver中的重要时钟及其关系（6）TXUSRCLK以及TXUSRCLK2的用途与关系

TXUSRCLK2是进入GTX/GTH Transceiver TX端所有的主要同步时钟。进入GTX/GTH Transceiver TX端的大多数都是在TXUSRCLK2的正沿上采样的。

fpga
数据通路
框图
原创 点赞0 阅读132 收藏0 评论0 2021-10-20
FPGA 核和FPGA Fabric的区别是什么？

FPGA 核和FPGA Fabric的区别是什么？

FPGA fabric主要是指FPGA互连矩阵和嵌入其中的CLBs。

fpga
sed
硬件设计
ide
双核
原创 点赞0 阅读112 收藏0 评论0 2021-10-20
GT Transceiver中的重要时钟及其关系（3）多个外部参考时钟使用模型

GT Transceiver中的重要时钟及其关系（3）多个外部参考时钟使用模型

参考时钟选择结构的灵活性允许QUAD中的每个Transceiver都可以访问上下QUAD中的专用参考时钟。

fpga
引脚
设计需求
原语
初始化
原创 点赞0 阅读911 收藏1 评论0 2021-10-16
GT Transceiver中的重要时钟及其关系（1）GT Transceiver参考时钟

GT Transceiver中的重要时钟及其关系（1）GT Transceiver参考时钟

Transceiver的时钟，名称多，关系复杂，让初次接触它的工程师，苦不堪言。

fpga
gtx/gth
引脚
原语
差分
原创 点赞0 阅读325 收藏0 评论0 2021-10-16
GT Transceiver中的重要时钟及其关系（2）单个外部参考时钟使用模型

GT Transceiver中的重要时钟及其关系（2）单个外部参考时钟使用模型

单个外部参考时钟也可以驱动多个QUAD中的多个Transceiver

fpga
引脚
差分
原语
javascript
原创 点赞0 阅读150 收藏0 评论0 2021-10-16
GT Transceiver中的重要时钟及其关系（4）CPLL的工作原理介绍

GT Transceiver中的重要时钟及其关系（4）CPLL的工作原理介绍

介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式

fpga
数据通道
工作原理
5g
IT
原创 点赞0 阅读199 收藏0 评论0 2021-10-16
GT Transceiver的总体架构梳理

GT Transceiver的总体架构梳理

对于7系列的FPGA，共有3个系列，每个系列都有各自的高速收发器，称为吉比特收发器，即Gigabit Transceiver，简称为GT。

Transceiver
fpga
原语
数据
ide
原创 点赞0 阅读280 收藏0 评论0 2021-10-11
Vivado中用于时钟操作的几个Tcl命令

Vivado中用于时钟操作的几个Tcl命令

理论上，使用Tcl可以在Vivado上完成一切操作，但是没必要，因为命令太多，很难记忆，我们只需要知道几个常用的即可，方便我们使用Vivado。

fpga
主时钟
ide
自动生成
差分
原创 点赞0 阅读1416 收藏1 评论0 2021-10-11
时序分析中的关键术语

时序分析中的关键术语

本文就针对时序分析中常用的术语，给予简单介绍。

fpga
数据
建立时间
触发器
时序分析
原创 点赞0 阅读86 收藏0 评论0 2021-10-08
Vivado如何计算关键路径的保持时间裕量？

Vivado如何计算关键路径的保持时间裕量？

保持时间是要求数据延迟（数据到达时间）必须大于一定的时间（数据要求时间），这个时间是时钟的偏斜加上保持时间。

fpga/cpld
数据
寄存器
建立时间
关键路径
原创 点赞0 阅读99 收藏1 评论0 2021-09-28
Vivado如何计算关键路径的建立时间裕量？（理论分析篇）

Vivado如何计算关键路径的建立时间裕量？（理论分析篇）

时序分析的一个原则是目的寄存器要能稳定的采样到源寄存器发送的数据

fpga
数据
寄存器
建立时间
时序分析
原创 点赞0 阅读181 收藏0 评论0 2021-09-28
Vivado如何计算关键路径的建立时间裕量？（实践篇）

Vivado如何计算关键路径的建立时间裕量？（实践篇）

Vivado实际时如何分析建立时间裕量的呢？实践告诉你。

fpga
数据
寄存器
建立时间
组合逻辑
原创 点赞0 阅读173 收藏0 评论0 2021-09-28
TCL中关于管脚（Ports）的一些使用方法？

TCL中关于管脚（Ports）的一些使用方法？

水滴石穿，一次记不住，那就多次！分解记忆。今天的内容是ports相关的TCL命令

fpga
显式
原语
处理方法
搜索
原创 点赞0 阅读150 收藏0 评论0 2021-09-23
TCL中关于Pins的一些使用方法？

TCL中关于Pins的一些使用方法？

在看时序报告时，内部器件以及走线延迟，都是这种形式，一眼就知道，有一种熟悉感，有利于我们理解这些之外的内容

fpga
显式
寄存器
线延迟
处理方法
原创 点赞0 阅读212 收藏0 评论0 2021-09-23

TCL中Ports/Pins/Nets/Cells/Clocks之间的交互关系？

Ports/Pins/Nets/Cells/Clocks之间都有着相互的联系，如果存在的话，可以相互获取。

fpga
引脚
显式
处理方法
原语
原创 点赞0 阅读222 收藏0 评论0 2021-09-23
逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？

逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？

FPGA逻辑短文系列第一篇，逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？

fpga
输入输出
原语
搜索
代码风格
原创 点赞0 阅读115 收藏0 评论0 2021-09-22
逻辑设计中复位的稳妥处理方法？

逻辑设计中复位的稳妥处理方法？

逻辑设计中复位的稳妥处理方法？

stm32
异步复位
sed
时序约束
可扩展性
原创 点赞20 阅读98 收藏0 评论2 2021-09-22
TCL中关于Cells的一些使用方法？

TCL中关于Cells的一些使用方法？

TCL中关于Cells的一些使用方法？

fpga
引脚
原语
代码风格
显式
原创 点赞15 阅读115 收藏1 评论2 2021-09-22
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