一、综合实现中的选项 下图是VIVADO中综合的配置选项，其中有flatten_hierarchy、bufg、fanout_limit等等一些选项的配置，其意义可以参考VIVADO的UG文档。对于这些参数的配置，VIVADO提供了一些备选的策略，就是Strategy，用户可以选择Vivado Synthesis Default、Flow_RuntimeOptim
转载
2024-10-20 13:35:48
177阅读
ILAvivado工具集成了逻辑分析仪，ILA IP核用于替换外部的逻辑分析仪，添加探针来监控内部信号波形变化。1）IP Catalog2）搜索栏可搜索IP核，如创建FIFO、RAM等。3）搜索并选择。4）设置ILA各项参数。 5） 设置好IP核参数后点ok。6）打开ila_0.evo。7） 复制ila例化模板。8）在设计文件中将IP核例化并连接，再生成比
vivado常用IP调用配置——FIFOFIFO-IP核介绍SCFIFO-IP核的配置和验证DCFIFO-IP核的配置和验证 FIFO-IP核介绍FIFO（First In First Out， 即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。FIFO存储器主要是作为缓存，应用在同步时钟系统核异步时钟系统中，在很多设计中都会用到，如：多比特数据做跨时钟域处理、前后带宽不同步等都用
转载
2024-10-13 00:27:48
809阅读
引言本文记录一些用于 Vivado 综合约束的实用命令，欢迎补充~本文会适当结合一些特定设计进行解释，并结合相关工程进行具体的综合实现分析，不只是理论知识还有实际操作。演示使用的Vivado 版本：2018.3FPGA芯片型号：xc7a35tfgg484-2本篇博文，建议在电脑端网页/pad上查看~综合阶段综合设置综合设置的打开方式： 全局设置 ，即对设计工程中的
FIFO时序理解——almost_empty、almost_full 目录FIFO时序理解——almost_empty、almost_full为什么要设计almost_empty?full:设置：增加almost_full:empty:增加almost_empty:一种错误示范： 为什么要设计almost_empty?有Full、Empty，为什么还要加上Almost Full和Almost Em
转载
2024-03-21 13:58:34
1330阅读
目录1 FIFO简介2 使用Quartus软件创建FIFO ip核2.1 创建一个空工程2.2 打开 MegaWizard Plug-In Manager2.3 创建一个空的IP核2.4 创建FIFO2.4 FIFO配置2.4.1 位宽深度设置2.4.2 亚稳态选择2.4.3 标志位2.4.4 请求模式2.4.5 保护功能2.5 EDA 配置2.6 总结页面2.7 创建成功3 FIFO 编程应用1
一、前言我们的都知道FIFO中有两个特别重要的信号，那就是空满信号。在异步FIFO中，空满信号的判断要比同步FIFO稍微复杂一些，因为它的地址使用的是格雷码。具体如何判断空满可以参考之前的一篇文章：手写异步FIFO。看完之后可能你会觉得也没那么复杂，其实如果只是单纯的写一个异步FIFO，那么会按照文章中介绍的方法进行判断就够了。但是这里面还有一些问题需要注意：那就是假空和假满现象，以及为什么要在写
对于viavado 中IFFT IP的使用刚开始的时候，没有找到IFFT的IP,最后经过查找资料发现，在VIVADO中 FFT IP和IFFT IP是用的统一个IP，具体是IFFT还是FFT通过设s_axis_config_tdata=1/0设置fft或ifft模式，而且在同一个工程当中，尽量选择同一个IP多次例化使用。
FFT IP的设置主要包括三个界面，虽然不是
FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下，顺便细读了一下PG057。FIFO读操作异常数据写入FIFO后，读取数据，没有输出。FIFO 读时序下图是pg057读时序图，在文档中读到这样一句话：shows a standard read a
转载
2024-09-13 18:39:53
217阅读
IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 这里简单举一个乘法器的IP核使用实例，使用Verilog调用。首先新建工程，新建demo.v顶层模块。 添加
文章目录HC-SR04超声波模块使用记录轮询测量方式一、模块使用中的问题二、应对方法三、注意分时测量利用输入捕获测量利用输入捕获测量 HC-SR04超声波模块使用记录具体使用方法见HC-SR04使用手册，本文重点记录该模块使用中的一些问题，和相应的解决方式。轮询测量方式以下描述都是针对用中断方式触发，延时等待Echo高电平，如果超出最大距离，跳出等待循环结束的处理方式。下面示波器的显示：通道2：
FIFO是在FPGA设计中使用的非常频繁，也是影响FPGA设计代码稳定性以及效率等得关键因素。我总结一下我在使用FIFO过程中的一些心得，与大家分享。 在数据连续读取时，为了能不间断的读出数据而又不导致FIFO为空后还错误的读出数据。可以将FIFO的Empty和Almost_empty以及读使能配合起来使用，来保证能够连续读，并准确的判断FIFO空满状态，提前决定是否能启动读使能。具体的实施
转载
2024-07-18 13:21:01
189阅读
异步FIFO，含verilog实现一、概述二、异步FIFO的设计基础2.1 FIFO指针2.2 格雷码的使用2.2.1 二进制码存在的问题2.2.2 格雷码计数器2.3 空满条件的判断三、异步FIFO设计实现3.1 fifo13.2 fifomem3.3 sync_r2w3.4 sync_w2r3.5 rptr_empty3.6 wptr_full 一、概述在大规模ASIC或FPGA设计中，多时
转载
2024-10-11 21:36:37
350阅读
Verilog延时说明连续赋值中的延时LHS中加延时assign #2 y = ~a;assign #(2,3) y = ~a;assign #(2,3,4) y = ~a;assign #(2:3:4,3:4:5) y = ~a;RHS中加延时（将产生语法错误）仿真阻塞赋值中的延时LHS中加延时#5 y = a ^ b;#(3,5) y = a ^ b; //产生语法错误RHS中加延时y =
转载
2024-04-15 21:24:05
306阅读
Vivado FIFO IP核学习使用，同步FIFO IP的创建、读写模块编写核仿真。
原创
2024-06-06 18:41:02
657阅读
前言： FIFO是数据采集系统中必不可少的环节，AD采回来的数据要送至ARM/DSP处理，或将采回来的数据写到本地，都需要解决读写速度匹配问题，解决这类问题，首选FIFO。 在我们的设计当中，使用的是ADI公司的AD7989，18bit，100KSPS，采用三线SPI数据传输模式。采用两级FIFO，第一级FIFO用于缓存AD采样点数据，第二级FIFO用于DMA数
fg、bg、jobs、&、ctrl + z都是跟系统任务有关的，虽然现在基本上不怎么需要用到这些命令，但学会了也是很实用的一.& 最经常被用到这个用在一个命令的最后，可以把这个命令放到后台执行二.ctrl + z可以将一个正在前台执行的命令放到后台，并且暂停三.jobs查看当前有多少在后台运行的命令四.fg将后台中的命令调至前台继续运行如果后台中有多个命令，可以用 fg %jobn
转载
2024-08-24 20:18:01
43阅读
一、 FIFO简介FIFO 是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO 设计可以说是逻辑设计人员必须掌握的常识性设计。FIFO 一般用在隔离两边读写带宽不一致，或者位宽不一样的地方。在逻辑设计的时候，尤其是 FPGA 设计，使用 FIFO 一般有两个方法，第一个方法是直接调用官方的FIFO IP，另外一个方法是自己设计 FIFO 。直接调用 FIFO IP使用非常简单，也不需要
上节课我们介绍了，同步fifo，感觉就是在双口异步RAM中进行了一些简单的外围操作，加了一些空满标志，内部用指针来进行寻址，从而取消了外部的地址接口。FIFO的一侧是读。一侧是写。所以具有了''wr_en"和"rd_en",一边是写数据，一边是读数据，所以就有了“wr_data”和“rd_data”,写会写满，读会读空所以具有了“empty”和“full”标志位。同步的fifo就是这么点东西。那么
转载
2024-04-16 06:57:24
624阅读
基本原理： 1.读写指针的工作原理 写指针：总是指向下一个将要被写入的单元，复位时，指向第1个单元(编号为0)。 读指针：总是指向当前要被读出的数据，复位时，指向第1个单元(编号为0). 2.FIFO的“空”/“满”检测 FIFO设计的关键：产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志。 当读写
转载
2024-09-10 22:05:19
87阅读
